INTRODUCCIÓN Al revisar las publicaciones existentes@ como el Libro Blanco 2 de ESDA de Olney y Henry [1], así como las publicaciones de Frank [2]@ McFarland [3]@ y Thompson [4]@, se encontró que hasta el momento solo existía evidencia anecdótica. 1983 para fallas ESD de circuitos integrados (CI) montados en placas de circuito impreso (PCB). Estas fallas ocurrieron después de que personal con conexión a tierra inadecuada manipuló los PCB con circuitos integrados durante las muchas etapas de fabricación hasta e incluyendo la colocación real en el equipo/sistema electrónico completo. Entre 1984 [4] y 1987 [5] @ se informó que la mayoría de los componentes que supuestamente fallaron debido a los transitorios ESD en la placa de circuito impreso (PCB) @ habían fallado en las pruebas funcionales (es decir, @ la placa no funcionaba cuando se construyó originalmente). El análisis de fallas (FA) @ que incluyó desprocesamiento @ decapado @ y análisis con microscopio electrónico de barrido (SEM) @ de los circuitos integrados retirados de la PCB @ mostró que un daño físico mostraba perforación dieléctrica o de silicio. A partir de 1986@, este evento de descarga electrostática (ESD) relacionado con PCB se denominó "modelo de placa cargada". (CBM) por Enoch y Shaw [6]@ y se iniciaron las pruebas CBM ESD. La capacitancia de PCB medida (>125 pF) siempre fue mucho mayor que la de los 25 pF típicos de los dispositivos IC que se construían en ese momento. En 1986, Enoch y Shaw [8], en su estudio de circuitos integrados montados en placas, utilizaron el método del modelo de dispositivo cargado inducido en campo (CDM) para cargar la placa (PCB) y luego conectaron a tierra la PCB a través de uno de los conectores de entrada. Koyler et al [5] en 1987 consideraron que la PCB era un paquete de dispositivo extendido pero con una capacitancia mucho mayor. Sugirieron dos modos por los cuales el CI montado en la placa puede fallar: (i) durante la inserción del dispositivo en la placa@ y (ii) cuando la PCB se descarga en el dispositivo@ un mecanismo externo a interno. En 2003, Paasi [9] encontró fallos en los circuitos integrados montados en placas después de que fueran cargados durante el transporte en cintas transportadoras. También en 2003, Olney et al [10] utilizaron un probador CDM estándar para realizar pruebas de tensión inducidas en campo de los componentes de los PCB. Modificaron las tablas para que encajaran en la mesa del probador. Conceptualmente@ el CBM es similar al MDL. Durante un evento CDM@, la carga almacenada por un IC empaquetado se descarga (normalmente <100 ps de tiempo de subida) justo antes de que se haga contacto con un objeto conductor en el potencial de tierra o cerca de él. Durante un evento CBM, la carga almacenada por una PCB completa se descarga (de manera similar, con un tiempo de aumento de aproximadamente 100 ps) justo antes de que se haga contacto con un objeto conductor en el potencial de tierra o cerca de él. Por lo tanto, el CBM denominado puede considerarse como una extensión del CDM donde la PCB es el "dispositivo". que almacena la carga. Se sugiere que CBM pase a llamarse evento de tablero cargado (CBE) porque CBE en realidad no representa un nuevo modelo@, es simplemente un evento CDM más severo. De hecho, es tan grave que la falla puede confundirse con un daño por sobrecarga eléctrica (EOS) en algunos casos. Las imágenes de FA de estas fallas de CBE se pueden encontrar en secciones posteriores, así como en la literatura a la que se hace referencia a lo largo de este informe. Se necesita un documento utilizable en el que la industria pueda confiar. La pregunta es: ¿qué industrias necesitan esto? En el grupo de trabajo@, los diferentes segmentos industriales que se han discutido incluyen el PCB@, el teléfono celular@, el “relleno de placas”?@, la automoción@ y la industria médica. CBE no es tan conocido como los modelos ESD clásicos, pero representa una importante amenaza ESD en el mundo real. Incluso si todos los componentes individuales utilizados para una PCB determinada tienen una alta robustez ESD a nivel de dispositivo o componente, uno o más de estos componentes podrían ser muy susceptibles a daños por ESD después del montaje en una PCB, ya que una PCB en general tiene una capacitancia mucho mayor [11 ] que un dispositivo individual. El daño del CBE puede ser mucho más grave en comparación con el daño del CDM, por lo tanto, antes de atribuir una falla de CI de apariencia extremadamente grave en una PCB a otras causas fundamentales de EOS, como el manejo de energía o problemas de conmutación de CA. En 2007, Reinvuo et al [7] modelaron los pulsos CBE para determinar la sensibilidad de los componentes eléctricos en la placa. Argumentaron que la principal diferencia entre CDM y CBE es la energía de descarga a través del componente. Discutieron y utilizaron los parámetros físicos y esenciales para la simulación CBE utilizando diferentes tamaños de tableros (largo @ ancho @ alto @ y distancia entre el tablero cargado y el plano de tierra del tablero). Utilizaron y discutieron los parámetros de la ruta de descarga (longitud y punto de contacto). Sus simulaciones incluyeron un modelo de capacitancia únicamente, un modelo combinado de capacitancia e inductancia, un modelo de línea de transmisión 2-D y un modelo electromagnético RLC 3-D. Compararon diferentes corrientes máximas y diferentes frecuencias de resonancia para todos los modelos@ y luego concluyeron que también se debe considerar el timbre además de las corrientes máximas; estableciendo finalmente que el modelo de solo capacitancia es inadecuado para simular completamente los fenómenos CBE. En 2011, Tamminen y Viheri?koski [12] utilizaron un pin pogo de baja inductancia (100 nH) para contactar PCB en un banco de pruebas, simulando una situación de alta capacitancia. Obtuvieron capacitancia@potencial@carga@ y energía sin medir la forma de onda actual. Señalaron la enorme diferencia/discrepancia en los datos de voltaje y capacitancia obtenidos entre la configuración del banco y las mediciones obtenidas en el área de fabricación. Informaron que los componentes tenían una alta protección CDM, pero cuando se colocaron en la placa sin protección a bordo, la descarga relacionada con la antena en los componentes de la placa hizo que los componentes fallaran a un potencial mucho menor. En resumen, aunque actualmente no existe ningún estándar industrial para las pruebas CBE, este informe técnico (TR) tiene como objetivo llenar el vacío de conocimiento sobre sus diversos aspectos. Una práctica estándar contiene un procedimiento para realizar una o más operaciones o funciones que pueden o no producir un resultado de prueba. Sin embargo, si se obtiene el resultado de una prueba, es posible que no sea reproducible. Intentar estandarizar el procedimiento de prueba de estrés CBE será un gran desafío porque los diseños y disposiciones de PCB varían significativamente y cada PCB puede tener entre decenas y cientos de puntos de descarga potenciales. Por lo tanto, no es fácil especificar puntos de descarga precisos en un método de prueba estandarizado (STM). Sin embargo@ un SP@ que son simplemente las mejores prácticas que se están utilizando@ se puede desarrollar después de que se publique un TR.