IEC 62530:2007 (E)
IEC 62530 Ed. 1 (IEEE Std 1800(TM)-2005): Estándar para SystemVerilog: lenguaje de verificación, especificación y diseño de hardware unificado

Estándar No.
IEC 62530:2007 (E)
Fecha de publicación
2007
Organización
Institute of Electrical and Electronics Engineers (IEEE)
Alcance
Este estándar proporciona un conjunto de extensiones al lenguaje de descripción de hardware (HDL) IEEE 1364™ Verilog® para ayudar en la creación y verificación de modelos de nivel arquitectónico abstracto. También incluye métodos de especificación de diseño, lenguaje de aserciones integrado, lenguaje de banco de pruebas que incluye cobertura y un interfaz de programación de aplicaciones (API) de aserciones y una interfaz de programación directa (DPI)...



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