Institute of Electrical and Electronics Engineers (IEEE)
Alcance
Se proporciona la definición de la sintaxis y la semántica del lenguaje para SystemVerilog, que es un lenguaje unificado de diseño, especificación y verificación de hardware. Este estándar incluye soporte para modelado de hardware a nivel de comportamiento, transferencia de registros (RTL) y abstracción a nivel de puerta. niveles y para escribir bancos de pruebas utilizando cobertura, aserciones, programación orientada a objetos y restricciones...