JEDEC JESD82-29A-2010
Definición del controlador de reloj de registro SSTE32882 con paridad y selecciones de chip cuádruple para aplicaciones DDR3/DDR3L/DDR3U RDIMM 1,5 V/1,35 V/1,25 V

Estándar No.

JEDEC JESD82-29A-2010

Fecha de publicación

2010

Organización

(U.S.) Joint Electron Device Engineering Council Soild State Technology Association