Se define un mecanismo para la prueba de diseños de núcleos dentro de un sistema en chip (SoC). Este mecanismo es una arquitectura de hardware y el lenguaje de prueba central (CTL) se aprovecha para facilitar la comunicación entre los diseñadores principales y los integradores principales.
T/CIES 026-2020 Historia
2020T/CIES 026-2020 Equipos de iluminación inteligentes: medición de potencia en modo no activo