Se proporciona la Metodología de Verificación Universal (UVM) que puede mejorar la interoperabilidad, reducir el costo del uso de propiedad intelectual (IP) para nuevos proyectos o herramientas de automatización de diseño electrónico (EDA) y facilitar la reutilización de los componentes de verificación. En general, el uso de este estándar reducirá los costos de verificación y mejorará la calidad del diseño en toda la industria. Las audiencias principales para esto...
IEEE Std 1800.2-2017 Historia
2020IEEE Std 1800.2-2020 Manual de referencia del lenguaje del estándar IEEE para la metodología de verificación universal
2017IEEE Std 1800.2-2017 Manual de referencia del lenguaje del estándar IEEE para la metodología de verificación universal