Este estándar establece la Metodología de Verificación Universal (UVM) @ un conjunto de interfaces de programación de aplicaciones (API) que define una biblioteca de clases base (BCL) utilizada para desarrollar componentes modulares @ escalables @ y reutilizables para entornos de verificación funcional. Las API y BCL se basan en el estándar IEEE para SystemVerilog@IEEE Std 1800?.1 Propósito Los componentes y entornos de verificación se crean actualmente en diferentes formas@, lo que hace que la interoperabilidad entre herramientas de verificación y/o entornos de diseño geográficamente dispersos requiera mucho tiempo de desarrollo y errores. propenso. Los resultados del esfuerzo de estandarización de UVM mejorarán la interoperabilidad y reducirán el costo de recomprar y reescribir la propiedad intelectual (IP) para cada nuevo proyecto o herramienta de automatización de diseño electrónico (EDA) @, además de facilitar la reutilización de los componentes de verificación. En general, el esfuerzo de estandarización de UVM reducirá los costos de verificación y mejorará la calidad del diseño en toda la industria.
IEEE 1800.2-2017 Historia
1970IEEE 1800.2-2020 Manual de referencia del lenguaje del estándar IEEE para la metodología de verificación universal
2017IEEE 1800.2-2017 Manual de referencia del lenguaje de metodología de verificación universal (IEEE Computer Society)