Este estándar SystemVerilog (IEEE Std 1800) es un lenguaje de verificación y diseño de hardware unificado@ especificación@. IEEE Std 1364TM-2005 Verilog es un lenguaje de diseño. Ambos estándares fueron aprobados por IEEE-SASB en noviembre de 2005. Este estándar crea nuevas revisiones de los estándares IEEE 1364 Verilog e IEEE 1800 SystemVerilog @ que incluyen correcciones de erratas y resoluciones @ mejoras @ lenguaje de aserción mejorado @ fusión del Manual de referencia del lenguaje Verilog (LRM ) y SystemVerilog 1800 LRM en una única integración LRM@ con Verilog-AMS@ y garantiza la interoperabilidad con otros lenguajes como SystemC y VHDL. Propósito El propósito de este proyecto es proporcionar a las comunidades EDA@ Semiconductor@ y Diseño de Sistemas un lenguaje estándar de especificación y verificación de Diseño de Hardware Unificado IEEE@ sólido y bien definido@ mientras se resuelven erratas y se desarrollan mejoras al actual estándar IEEE 1800 SystemVerilog. El lenguaje está diseñado para coexistir@ ser interoperable@ posiblemente fusionarse@ y mejorar los lenguajes de descripción de hardware utilizados actualmente por los diseñadores.
IEC 62530:2011 Historia
2021IEC 62530:2021 SystemVerilog: lenguaje unificado de verificación, especificación y diseño de hardware
2011IEC 62530:2011*IEEE Std 1800:2011 Estándar internacional IEEE/IEC - SystemVerilog - Lenguaje de verificación, especificación y diseño de hardware unificado
2007IEC 62530:2007 Estándar para SystemVerilog: lenguaje de verificación, especificación y diseño de hardware unificado