Este estándar describe un bus de plano posterior de alto rendimiento para sistemas basados en microprocesadores. El bus paralelo admite ciclos de transferencia de bloques y datos únicos en rutas de señales de datos y direcciones no multiplexadas de 32 bits. La transmisión está controlada por un protocolo de intercambio asíncrono. La asignación de bus se establece según la arquitectura multiprocesador. El bus también admite interrupciones internas del módulo para responder rápidamente a diversos eventos que ocurren interna y externamente. La estructura mecánica de la placa enchufable y del chasis cumple con GB3047.1 (IEC297-1) "Serie de dimensiones básicas de paneles y gabinetes".
GB/T 13724-1992 Historia
2008GB/T 13724-2008 821 BUS. Bus del sistema de microprocesador para datos de 1 a 4 bytes
1992GB/T 13724-1992 Bus 821: bus del sistema de microprocesador para datos de 1 a 4 bytes