Este estándar define un mecanismo para la prueba de diseños centrales dentro de un sistema en chip (SoC). Este mecanismo constituye una arquitectura de hardware y aprovecha el lenguaje de prueba central (CTL) para facilitar la comunicación entre los diseñadores centrales y los integradores centrales.
IEEE Std 1500-2005 Historia
2022IEEE Std 1500-2022 Método de prueba estándar IEEE para circuitos integrados basados en núcleos integrados
2005IEEE Std 1500-2005 Método de prueba estándar IEEE para circuitos integrados basados en núcleos integrados