IEEE 1838-2019
Estándar IEEE para arquitectura de acceso a pruebas para circuitos integrados apilados tridimensionales

Estándar No.

IEEE 1838-2019

Fecha de publicación

2019

Organización

Institute of Electrical and Electronics Engineers (IEEE)

Ultima versión

IEEE 1838-2019

Alcance

El estándar IEEE Std 1838 TM-2019 especifica los componentes de hardware en chip, tanto obligatorios como opcionales, para el acceso a pruebas tridimensionales. El objetivo es desarrollar un estándar de lenguaje formal y legible por computadora en el futuro para especificar y describir las opciones de implementación para el diseño tridimensional de hardware de prueba (3D-DFT). El objetivo del estándar IEEE Std 1838 es definir características 3D-DFT estandarizadas y escalables basadas en el acceso a pruebas de escaneo digital a nivel de chip, de modo que cuando se apilan chips compatibles, se pueda formar una arquitectura de acceso a pruebas 3D-DFT a nivel de pila con una funcionalidad mínima y muchas extensiones opcionales. El estándar proporciona una arquitectura de acceso a pruebas modular en la que el chip y las capas de interconexión entre chips apilados adyacentes se pueden probar individualmente. El estándar se centra en probar circuitos intrachip, así como interconexiones entre chips en situaciones de pre-enlace, mid-bond y post-enlace. El estándar proporciona acceso de prueba a través de puertos de prueba de entrada/salida obligatorios de 1 bit ('serie') y puertos de prueba opcionales de múltiples bits ('paralelos'). El estándar está centrado en el chip, es decir, es el chip (no la pila de chips) el que se ajusta al estándar. Las características estandarizadas de diseño a nivel de chip para pruebas (DFT) forman la arquitectura de acceso de prueba a nivel de pila. De esta manera, el estándar permite la interoperabilidad entre fabricantes de chips y fabricantes de pilas. El estándar no aborda los desafíos y soluciones a nivel de pila. El ejemplo más destacado es que el estándar no aborda la conformidad de la pila con el escaneo de límites del estándar IEEE 1149.1TM (aunque el estándar ciertamente no prohíbe su aplicación). El estándar IEEE 1838 no exige modelos específicos de defectos o fallas, métodos específicos de generación de pruebas ni características internas específicas de 2D-DFT del chip. Sin embargo, el estándar aprovecha la DFT 2D existente cuando es aplicable y apropiado, incluidos los puertos de acceso de prueba (como se especifica en IEEE Std 1149.1), la DFT en chip (como envoltorios para cadenas de escaneo internas y núcleos integrados, como se especifica en IEEE Std 1500 TM) y el diseño en chip para depuración e instrumentación integrada (como se describe en IEEE Std 1687 TM).

IEEE 1838-2019 Documento de referencia

• IEEE Std 1149.1-2013 Estándar IEEE para puerto de acceso de prueba y arquitectura de escaneo de límites - Redline
• IEEE Std 1500-2005 Método de prueba estándar IEEE para circuitos integrados basados en núcleos integrados
• IEEE Std 1687-2014 Estándar IEEE para acceso y control de instrumentación integrada en un dispositivo semiconductor

IEEE 1838-2019 Historia

• 2019 IEEE 1838-2019 Estándar IEEE para arquitectura de acceso a pruebas para circuitos integrados apilados tridimensionales

estándares y especificaciones